（原標題：臺積電大力發展的SoW，是什么？）
公眾號記得加星標??，第一時間看推送不會錯過。
臺積電正積極研發先進封裝技術“晶圓系統（SoW：system over wafer）”，將超大規模、超高速系統集成在直徑300毫米的大尺寸硅晶圓或相同直徑的圓盤狀載體（支撐體）上。SoW通過將多個硅片或微型模塊以二維矩陣排列，兼具超大規模、超高速的運算能力、高速、高密度的數據傳輸，以及降低功耗。
將“InFO”技術應用于低成本、高性能大封裝
SoW技術的起源，在于臺積電針對移動處理器所研發的小型化、薄型化封裝技術“InFO（Integrated Fan-Out）”，俗稱“FO-WLP（Fan Out-Wafer Level Package）”。
2020年前后，臺積電為高性能大規模邏輯（FPGA、GPU等）提供了“CoWoS（晶圓上芯片）”封裝技術，該技術利用硅中間基板（Si interposer）實現硅片（水平排列的芯片）之間的高密度連接。與此同時，臺積電還準備并量產了“InFO_oS（晶圓上芯片）”封裝技術，該技術利用InFO技術實現硅片之間的高密度連接，作為高性能大規模邏輯的低成本封裝。
InFO_oS 的優勢在于尺寸擴展相對容易，并且通過為封裝基板選擇 InFO 的 RDL，可以制作超多層布線板。2018 年開始量產尺寸為光罩尺寸 1.5 倍的 InFO_oS。
InFO_SoW是InFO技術在大型晶圓尺寸封裝中的應用
InFO_SoW 是將 InFO_oS 的基板尺寸（RDL 尺寸）擴展至直徑 300 毫米的硅晶圓尺寸。InFO 的精細高密度再分布層 (RDL) 擴展至晶圓尺寸，并將眾多硅芯片面朝下（硅芯片的電路面朝向 RDL）放置在 RDL 上。將電源模塊和包含輸入/輸出 IC 的連接器安裝在放置硅芯片的 RDL 背面，即可形成系統模塊。
InFO_SoW 的基本結構。KGD被布置在直徑約 300 毫米的 RDL 上。RDL 基于六層布線，設計規則截然不同：硅片側三層為 5/5μm（寬度/間距），另一側三層為 15/20μm（寬度/間距）。散熱采用水冷，據稱可承受約 7,000W 的功耗。
人工智能硬件開發商 Cerebras Systems（以下簡稱 Cerebras）已將 InFO_SoW 技術應用于其深度學習加速器“WSE（晶圓級引擎）”。WSE 技術概述于 2019 年 8 月舉行的高性能處理器技術國際會議 Hot Chips 上發布，并在高性能處理器開發界引起了轟動。該公司還于 2019 年 8 月 19 日在新聞稿中正式宣布了 WSE 的開發。
這是 Cerebras Systems 開發的深度學習加速器 Cerebras WSE（晶圓級引擎）的外部照片。其面積高達 46,225 平方毫米（215 平方毫米）。這是安裝電源模塊和冷卻板之前的狀態。左下角的照片展示了另一家公司頂級 GPU 的封裝。硅片面積為 815 平方毫米
臺積電的 InFO_SoW 與 Cerebras 的 WSE 之間的區別
InFO_SoW 技術和 WSE 技術并不完全相同。最大的區別在于它們處理硅片的方式。InFO_SoW 技術假設芯片為小芯片，將許多使用不同制造技術制造的微型芯片（已確認良好的微型芯片）安裝在晶圓大小的 RDL 上。而 WSE 技術則在直徑為 300 毫米的硅晶圓上一次性制造 84 個微型芯片。這 84 個微型芯片通過劃線連接，整體形狀呈方形。
在 AI 處理器核心級對所有微型芯片進行測試后，會在微型芯片表面形成連接微型芯片之間以及處理器核心之間的布線（將成為 RDL 的一部分）。這種布線至關重要。測試中被判定為有缺陷的核心將被移除，并替換為冗余核心（在測試中被判定為良好）。換句話說，預計在測試后才能確定 RDL 中微型芯片表面側的布線布局。
測試中檢測到的故障核心通過布線與冗余核心互換。左側為未檢測到故障核心的情況。冗余核心（頂行）未使用。右側為檢測到故障核心的情況。故障核心與冗余核心通過改變布線布局進行互換
這只是猜測，但他們可能會制作一塊略大于微型芯片組的方形 RDL 板，或者將預制的 RDL 板連接到微型芯片組上。RDL 板的尺寸為 215 毫米見方，其外接圓直徑為 304 毫米，略大于 300 毫米晶圓。Cerebras 發布的 WSE 照片包含 RDL 板，上面有許多通孔。這些通孔被認為是用來機械連接上下電源模塊、連接器和冷卻板的。
比較了 InFO_SoW 和 WSE 技術的結構。為了便于比較，WSE 技術的結構圖被上下顛倒
InFO_SoW 在 WSE 的三代產品中繼續使用
Cerebras 在 2019 年 8 月發布 WSE 之后，又于 2021 年 4 月發布了第二代晶圓級處理器 WSE-2，并于 2024 年 5 月發布了第三代晶圓級處理器 WSE-3。兩代產品均采用臺積電的 InFO_SoW 技術，WSE 的尺寸（215 平方毫米）和芯片數量（84 個）保持不變。
最大的區別在于硅芯片的制造技術。第一代采用 16nm 工藝，對于 2019 年來說相當適中。2021 年發布的第二代 WSE-2 將微型化提升到了一個新的水平，并采用了 7nm 工藝。2024 年發布的第三代 WSE-3 選擇了 5nm 工藝，進一步實現了微型化。因此，第三代的晶體管數量增加到 4 萬億，是第一代 1.2 萬億的 3.3 倍多。
Cerebras 開發的 WSE 概述
較短的垂直電源線有助于穩定電壓并降低功耗
Cerebras三代WSE都采用了300mm晶圓InFO_SoW技術，這體現出直徑大于300mm的晶圓并不存在，目前終極的大規模電路模塊是InFO_SoW技術。
其基本性能是，與采用中間基板的多芯片模塊 (MCM) 相比，硅片間的布線寬度/間距減少一半，布線密度增加一倍，單位長度的數據傳輸率增加一倍。最大的區別在于電源阻抗，僅為 MCM 的 1/33。這是因為，原則上，215 毫米見方的 RDL 層的整個背面都可以在電源模塊中布局，而且由于電源布線是垂直（縱向）的，因此布線長度極短。低電源阻抗對穩定電源電壓和降低功耗貢獻巨大。
帶有中間基板的多芯片模塊 (MCM)（左）與 InFO_SoW（右）的比較
InFO_SoW 技術的基本性能
臺積電還在開發下一代 InFO_SoW 技術，稱之為“SoW-X (eXtreme)”。臺積電最近還將之前開發的 InFO_SoW 技術更名為“SoW-P”。
臺積電的先進封裝技術及其名稱
SoW-P 和 SoW-X 的區別在于，前者分布在同一處理器上，而后者分布在處理器（或 SoC）和內存模塊上。
https://pc.watch.impress.co.jp/docs/column/semicon/2028206.html
*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。
今天是《半導體行業觀察》為您分享的第4084期內容，歡迎關注。
加星標??第一時間看推送，小號防走丟
求推薦
盛鵬配資提示：文章來自網絡，不代表本站觀點。
